高速信号在PCB走线上的每一次反射与衰减，都可能让一款电子设备在EMC测试中折戟。哈尔滨市鑫乐鼎科技有限公司在多年硬件研发实践中发现，信号完整性（SI）问题往往在样机阶段才暴露，此时改板成本已翻倍。

阻抗不连续：反射的根源

信号沿传输线传播时，若遇到阻抗突变——如过孔、连接器引脚或走线宽度变化，部分能量会被反射回源端。反射系数Γ=(Z₂-Z₁)/(Z₂+Z₁)，当Z₂与Z₁偏差超过10%，眼图裕量将明显收窄。尤其在工控器材的多层板设计中，过孔残桩效应在>5Gbps速率下不可忽视。

实操中的三个关键控制点

• 叠层设计先行：将高速走线层紧邻完整参考平面，介质厚度公差控制在±10%以内
• 端接匹配：根据驱动端输出阻抗选择串联或并联端接，源端串联电阻通常取22Ω~33Ω
• 长度匹配：差分对内偏差控制在5mil以内，组间偏差按时序裕量反推

以我们为某数码配套客户调试的HDMI 2.1接口为例，初始设计因连接器扇出区域参考平面被分割，TDR测试显示阻抗从85Ω跃升至112Ω。重新规划地平面后，回波损耗从-8dB改善至-18dB。

数据对比：优化前后的眼图变化

在智能配件的DDR4-3200通道中，未做阻抗控制时眼高仅42mV；调整走线间距至3W原则、增加地过孔屏蔽后，眼高提升至97mV，抖动从0.28UI降至0.11UI。哈尔滨市鑫乐鼎科技有限公司的测试数据表明，SI设计每投入1人天，可减少约2.5人天的后期整改工时。

信号完整性不是玄学，而是可量化、可验证的工程 discipline。从叠层到布局，每一步的裕量积累，最终决定产品能否一次通过认证。